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如何進(jìn)行PCB設(shè)計(jì)的時(shí)鐘信號(hào)的布局和走線?
大家好,今天小編來為大家解答以下的問題,關(guān)于如何進(jìn)行PCB設(shè)計(jì)的時(shí)鐘信號(hào)的布局和走線?,pcb時(shí)鐘走線是否需要包地處理這個(gè)很多人還不知道,現(xiàn)在讓我們一起來看看吧!
如何從PCB層設(shè)計(jì)開始控制EMC問題
首先,EMI要從系統(tǒng)考慮,單憑PCB無法解決問題。疊層對(duì)EMI來說,主要是提供信號(hào)最短回流路徑、減小耦合面積和抑制差模干擾。另外地層與電源層緊密耦合,適當(dāng)比電源層外延,對(duì)抑制共模干擾有好處。PCBEMC設(shè)計(jì)布局布線經(jīng)驗(yàn)1、整體布局1)高速、中速、低速電路要分開;2)強(qiáng)電流、高電壓、強(qiáng)輻射元器件遠(yuǎn)離弱電流、低電壓、敏感元器件;3)模擬、數(shù)字、電源、保護(hù)電路要分開;4)多層板設(shè)計(jì),有單獨(dú)的電源和地平面;5)對(duì)熱敏感的元器件(含液態(tài)介質(zhì)電容、晶振)盡量遠(yuǎn)離大功率元器件、散熱器等熱源。2、整體布線1)關(guān)鍵信號(hào)線走線避免跨分割;2)關(guān)鍵信號(hào)線走線避免“U”型或“O”型;3)關(guān)鍵信號(hào)線走線是否人為繞長(zhǎng);4)關(guān)鍵信號(hào)線是否距離邊沿和接口400mil以上;5)相同功能的總線要并行走,中間不要夾叉其它信號(hào);6)晶振下面是否走線;7)開關(guān)電源下面是否走線;8)接收和發(fā)送信號(hào)要分開走,不能互相夾叉。
pcb時(shí)鐘走線是否需要包地處理
時(shí)鐘對(duì)整個(gè)電路來說是比較重要的一個(gè)信號(hào),一般時(shí)鐘信號(hào)輸入阻抗很大,極容易受到干擾,屏蔽外界干擾就不得不考慮。和電視閉路線一個(gè)道理。
pcb時(shí)鐘通常用什么符號(hào)表示
一般用一個(gè)圓形表示。在圓形中央,一條垂直線代表整數(shù)小時(shí),而外圓則被分成12等份,每份代表整數(shù)分鐘。有些時(shí)鐘符號(hào)也會(huì)標(biāo)示秒,秒針則是在圓形中心一直不停地轉(zhuǎn)動(dòng)。
總結(jié)數(shù)字電路設(shè)計(jì)的一般方法
我來自西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子學(xué)研究所,現(xiàn)在是微電子學(xué)研究所的研一學(xué)生,專業(yè)方向是數(shù)字集成電路設(shè)計(jì)。在研一上學(xué)期,初步掌握了數(shù)字集成電路后端綜合設(shè)計(jì)方法,本篇學(xué)術(shù)素養(yǎng)課程報(bào)告主要討論在實(shí)現(xiàn)后端流程時(shí)的方法、經(jīng)驗(yàn)、以及相關(guān)的感悟。 一般而言,軟件工程師的需求量和硬件工程師的需求量是10:1,也就是說硬件工程師需求量遠(yuǎn)小于軟件工程師,硬件工程師中又分為模擬和數(shù)字兩大類,模擬集成電路設(shè)計(jì)主要包括ADC、DAC、PLL等,數(shù)字集成電路設(shè)計(jì)則更偏向于實(shí)現(xiàn)特定功能的芯片,如CPU、GPU、MCU、MPU、DSP等。 事實(shí)上,發(fā)展到現(xiàn)階段,數(shù)字集成電路的設(shè)計(jì)方法已經(jīng)在EDA工具的幫助之下十分類似于軟件開發(fā)了,典型的數(shù)字集成電路開發(fā)一般為以下步驟: 1、根據(jù)需求,自頂向下設(shè)計(jì)電路模塊,明確該數(shù)字系統(tǒng)需要實(shí)現(xiàn)什么功能,再具體細(xì)分到各個(gè)功能模塊。此時(shí)的設(shè)計(jì)圖形式一般為模塊框圖,使用visio或其他繪圖軟件實(shí)現(xiàn)。這個(gè)環(huán)節(jié)較為松散,但十分重要,因?yàn)楦鶕?jù)需求設(shè)計(jì)大的模塊和指標(biāo)時(shí),必須要結(jié)合實(shí)際情況,否則到后期會(huì)經(jīng)歷無限次返工甚至無法達(dá)到預(yù)定指標(biāo)。一般由德高望重,經(jīng)驗(yàn)豐富的工程師進(jìn)行總體設(shè)計(jì)。 2、定義好各個(gè)模塊之后,接下來就是具體實(shí)現(xiàn)各個(gè)模塊的功能。因?yàn)橛布枋稣Z言的存在,我們可以很輕易的通過硬件描述語言來“寫”出模塊的實(shí)現(xiàn)方法,在本次實(shí)驗(yàn)中,我使用的是VerilogHDL。具體代碼的復(fù)雜程度和模塊的復(fù)雜程度有關(guān),我在這次實(shí)驗(yàn)中采用的是“八位格雷碼計(jì)數(shù)器”電路設(shè)計(jì)。 3、完成“八位格雷碼計(jì)數(shù)器”的Verilog代碼后,需要對(duì)該設(shè)計(jì)進(jìn)行“前仿真”。所謂前仿真,主要是為了驗(yàn)證代碼是否描述正確,是否真正實(shí)現(xiàn)了所規(guī)劃的功能。一般使用modelsim軟件進(jìn)行仿真,仿真成功進(jìn)入下一階段,不成功則需要返回修改代碼。 4、前仿真成功后,已經(jīng)有了功能正確的Verilog設(shè)計(jì)代碼,此時(shí)可以將代碼下載到FPGA板上進(jìn)行驗(yàn)證(Quartus,JTAG),驗(yàn)證成功則證明此設(shè)計(jì)正確無誤。對(duì)于某些集成度要求不高且時(shí)間非常緊張的數(shù)字電路設(shè)計(jì)項(xiàng)目,可以直接使用FPGA來實(shí)現(xiàn)芯片功能。顯然,F(xiàn)PGA這種通用器件是不能滿足高集成、低功耗、專用性高ASIC設(shè)計(jì)需求的,只能用于較為簡(jiǎn)單和粗獷的設(shè)計(jì)。 5、接下來進(jìn)入后端流程。這時(shí)需要專用的服務(wù)器以及價(jià)格高昂的EDA工具支持。這也是為什么硬件設(shè)計(jì)入門較難的原因之一,如果一個(gè)沒有接觸過軟件編程的有志青年立志做軟件工程,一般一臺(tái)電腦,一本書就夠了,最多再買個(gè)正版編譯器(VS,Eclipse,DW等),但是要做硬件電路設(shè)計(jì),一臺(tái)電腦一本書最多畫畫PCB。要做最核心的部分,必須使用功能強(qiáng)大的服務(wù)器和價(jià)格昂貴的EDA工具,因?yàn)槠胀ǖ腜C電腦負(fù)擔(dān)不起“后端綜合”的工作需求。而且大量linux下的復(fù)雜操作也會(huì)使人望而卻步。 6、準(zhǔn)備好后端平臺(tái)后,就可以將“八位格雷碼計(jì)數(shù)器”放到平臺(tái)里,這時(shí)馬上需要考慮的問題是使用什么元件庫(kù)以及什么工藝?因?yàn)橥瑯右粋€(gè)與非門,不同元件庫(kù)有不同實(shí)現(xiàn)細(xì)節(jié),MOS管細(xì)節(jié)可能都大相徑庭,另外還要考慮工藝,這些工藝的文件來自于相關(guān)廠家(TSMC,CSMS等),這也是個(gè)人無法做后端的原因之一——因?yàn)槟銕缀醪豢赡芤宰约旱拿x向臺(tái)積電商量工藝庫(kù)文件,畢竟作為一個(gè)涉世未深,無錢無術(shù)的初學(xué)者,你是無法充滿自信的和人數(shù)上萬、資金上億的工藝廠簽合同的。經(jīng)過精心篩選后(更多情況下是沒得選),確定你想使用的工藝。在本次實(shí)驗(yàn)中,我使用的是實(shí)驗(yàn)室學(xué)長(zhǎng)改良過的元件庫(kù),以及TSMC0.18um工藝,EDA工具為CadenceIC614。 7、經(jīng)過一系列配置之后,“八位格雷碼計(jì)數(shù)器”已經(jīng)成為了一個(gè)龐大的工程文件,我建議采用TCL腳本文件進(jìn)行配置。然后就可以進(jìn)行RTL級(jí)綜合。所謂RTL級(jí)綜合,實(shí)際上是指將Verilog代碼“改寫”為綜合工具(我使用的是Encounter)所能識(shí)別的Verilog代碼。通俗的講,這個(gè)類似于將“文言文”翻譯為“白話文”,也類似于C語言中的“編譯”,即將高級(jí)語言翻譯為匯編代碼。當(dāng)然,理論上可以直接寫出RTL級(jí)代碼,但這就和直接寫匯編語言一樣,復(fù)雜程度不言而喻。 8、RTL級(jí)綜合完成后,接下來將RTLVerilog導(dǎo)入Encounter進(jìn)行真正的后端綜合。導(dǎo)入RTL代碼后,還需要說明標(biāo)準(zhǔn)單元庫(kù)的LEF文件,并定義電源和地的線名。此時(shí)需要一個(gè)MMMCconfig配置,流程繁雜,主要是配置相關(guān)文件和器件狀態(tài)(TT、SS、FF等)。 9、完成導(dǎo)入配置,接下來是芯片布局設(shè)計(jì),即Floorplan。Floorplan需要設(shè)置一些基礎(chǔ)參數(shù),如芯片的長(zhǎng)寬(面積),留給管腳的空間,芯片利用率等。長(zhǎng)寬比建議為0.2-5,復(fù)雜電路利用率0.85,一般電路利用率0.90,簡(jiǎn)單電路利用率0.95。 10、POWER計(jì)算,以此為根據(jù)布置電源線路,主要為ring和stripe。例如,某數(shù)字電路芯片功耗為55mW,增加冗余量到2倍左右,設(shè)計(jì)為100mW,按照1.8V供電,電流約為60mA,也就是總電源線為60u,如果每條線10u,則六條電源線,兩側(cè)各一條,中間四條。Encounter中有專門的布線配置器。布線之后,可以先Apply,然后撤銷反復(fù)嘗試。 11、布置IO管腳。如果提前沒有導(dǎo)入IO,可以重新導(dǎo)入(TCL),也可以自行調(diào)整。 12、Pre-Place,因?yàn)閂erilog中往往有很多的module,每個(gè)module對(duì)應(yīng)一個(gè)布局模塊,布局時(shí)應(yīng)當(dāng)注意一些布局原則。布局時(shí)一般通過簡(jiǎn)單的拖動(dòng)就可以?!鞍宋桓窭状a計(jì)數(shù)器”因?yàn)橹挥幸粋€(gè)module,因此不需要復(fù)雜的布局。 13、布局是一個(gè)不斷修改和改進(jìn)的過程,Pre-Place之后進(jìn)行Place,之后進(jìn)行之后Post-Place。Place之后,需要進(jìn)行時(shí)鐘樹綜合(CTS),時(shí)鐘樹綜合的目的是為了讓每個(gè)信號(hào)都在約束的時(shí)間內(nèi)傳輸?shù)较乱粋€(gè)時(shí)序單元,否則會(huì)對(duì)芯片的主頻產(chǎn)生影響(主頻是在設(shè)計(jì)前就定下來的指標(biāo)),然后在Post-CTS對(duì)不符合時(shí)鐘約束的部分進(jìn)行布線調(diào)整。 14、布局之后進(jìn)行布線,即Route,對(duì)于特殊還布線需要進(jìn)行SRoute,然后進(jìn)行Post-Place,這些步驟某種程度上都是“點(diǎn)按鈕”和“配參數(shù)”,但后端綜合時(shí)一定要有清醒的頭腦,必須知道為什么要點(diǎn)這些按鈕,以及該配置什么參數(shù)。 15、布局布線經(jīng)過多次迭代,IO管腳配置好后,可以Fill全圖,用各層金屬覆蓋未使用的區(qū)域。單個(gè)“八位格雷碼計(jì)數(shù)器”因?yàn)榻Y(jié)構(gòu)簡(jiǎn)單,芯片未覆蓋區(qū)域較大。 16、至此,Encounter內(nèi)的后端綜合就完成了,可以導(dǎo)出(export)成GDSII格式的網(wǎng)表,以及為了做DRC,LVS檢查,也需要“Netlist”成schematic(電路原理圖)的格式。 17,將后端綜合的GDSII文件導(dǎo)入(Streamin)到Virtuoso里。Virtuoso是一個(gè)用于模擬集成電路設(shè)計(jì)的軟件。將GDSII文件導(dǎo)入該軟件主要有兩個(gè)目的,一是可以在Virtuoso里做“后仿真”,驗(yàn)證經(jīng)過后端綜合的一系列流程之后,概念芯片是否能滿足設(shè)計(jì)需求,此時(shí)的仿真就已經(jīng)考慮到了延時(shí),電阻,功耗等實(shí)際存在的問題,如果仿真時(shí)出現(xiàn)了問題,需要進(jìn)行返工修改,必要時(shí)要重新布局布線。當(dāng)“后仿真”通過后,還要對(duì)該芯片進(jìn)行DRC和LVS檢查,DRC是查看是否滿足所選工藝的要求,因?yàn)樵趯?shí)際情況下,一些理論上的值是不現(xiàn)實(shí)的,比如過細(xì)的線無法生產(chǎn),柵極間的距離過短可能會(huì)導(dǎo)致短路,導(dǎo)線和各金屬層之間的電容會(huì)影響電路功能等。LVS是比較layout和Schematic之間的拓?fù)潢P(guān)系是否不一致。二是可以方便以后做數(shù)模混合芯片設(shè)計(jì)時(shí)進(jìn)行混合設(shè)計(jì),因?yàn)槟M集成電路的是直接在Virtuoso中進(jìn)行的,兩者最后結(jié)合在一起,就可以進(jìn)行數(shù)模混合集成電路設(shè)計(jì)。 18、進(jìn)行完檢查之后,就可以與工藝提供廠家聯(lián)系進(jìn)行加工了,如TSMC。一般加工需要跟上企業(yè)的業(yè)務(wù)流程。大約經(jīng)過1月左右,芯片加工完成,然后進(jìn)入測(cè)試環(huán)節(jié)。焊接,試驗(yàn),驗(yàn)證芯片指標(biāo),以及提出改進(jìn)方案。 至此,一個(gè)數(shù)字集成電路從概念到實(shí)物的整個(gè)流程就完成了,每一步都值得研究和回味,從二四譯碼器到復(fù)雜的CPU,其流程是基本一樣的。經(jīng)過研一上一個(gè)學(xué)期的學(xué)習(xí),我也基本掌握了這個(gè)流程。以后會(huì)更加努力的在本專業(yè)方向繼續(xù)前進(jìn),培養(yǎng)核心競(jìng)爭(zhēng)力。
如何規(guī)劃好PCB設(shè)計(jì)布線層數(shù)
先看層數(shù)規(guī)劃的要點(diǎn)
1、信號(hào)層數(shù)的規(guī)劃;
2、電源、地層數(shù)的規(guī)劃。
一、信號(hào)層數(shù)規(guī)劃方法
要規(guī)劃好信號(hào)層的層數(shù),主要是計(jì)算好各個(gè)主要部分
的布線通道。
那么具體的方法有幾點(diǎn)?讓我們?yōu)榱艘黄饋砜纯矗瑸榱薓oney前進(jìn)吧!
1、首先評(píng)估主要IC部分的出線通道,比如針對(duì)有BGA
器件的設(shè)計(jì)項(xiàng)目,考慮BGA的深度和BGA的PIN間距,去
規(guī)劃出線層數(shù),一般1.0mm焊盤間距及1.0mm以上間距
的,一般過孔間可以過2根線,0.8mm焊盤間距及以下的一
般BGA過孔間只能過一根線。比如有連接器,需要考慮連
接器的深度,需要考慮其2個(gè)管腳間的過線數(shù)來評(píng)估出線
層數(shù)。
2、評(píng)估好板子上的高速信號(hào)布線通道,一般PCB設(shè)計(jì)
時(shí),高速信號(hào)線寬線距有嚴(yán)格的要求,限制條件較多,要
考慮跨分割、STUB線長(zhǎng)度、線間距等內(nèi)容,計(jì)算好高速
信號(hào)區(qū)域需要的通道數(shù)和需要的布線層數(shù)。
3、評(píng)估瓶頸區(qū)域布線通道,在基本布局處理好之后,
對(duì)于比較狹窄的瓶頸區(qū)域需要重點(diǎn)關(guān)注。綜合考慮差分
線、敏感信號(hào)線、特殊信號(hào)拓?fù)涞惹闆r來具體計(jì)算瓶頸區(qū)
域最多能出多少線,多少層才能讓需要的所有線通過這個(gè)
區(qū)域。
二、電源、地層數(shù)的規(guī)劃
電源的層數(shù)主要由電源的種類數(shù)目、分布情況、載流
能力、單板的性能指標(biāo)以及單板的成本決定。電源平面層
數(shù)評(píng)估一般考慮電源互不交錯(cuò)、相鄰層重要信號(hào)不跨分
割。
地的層數(shù)設(shè)置則需要注意以下幾點(diǎn):主要器件面對(duì)應(yīng)
的第二層要有比較完整的地平面;高速、高頻、時(shí)鐘等重
要信號(hào)要參考地平面;主要電源和地平面緊耦合,降低電
源平面阻抗等等。
人們經(jīng)常說:學(xué)理走天下呢,你們還得感謝我們?yōu)檫@個(gè)國(guó)家?guī)淼慕ㄔO(shè)呢!累了就吃吃東西獎(jiǎng)勵(lì)這么努力的自己,還是不能虧待自己滴~
綜合考慮了信號(hào)層數(shù)以及電源、地層數(shù)的兩點(diǎn),基本上不會(huì)出現(xiàn)有部分線走不通,臨時(shí)加層,然后大規(guī)模修
改,浪費(fèi)時(shí)間成本的情況發(fā)生。
數(shù)碼管時(shí)鐘如何添加無線WiFi模塊
要給數(shù)碼管時(shí)鐘添加無線WiFi模塊,首先要購(gòu)買一款適用的無線WiFi模塊,如ESP8266或ESP32。
接著,需要將模塊連接到數(shù)碼管時(shí)鐘的電路板上,通過串口通信來控制模塊的WiFi連接和數(shù)據(jù)傳輸。
然后,在代碼中添加WiFi連接和數(shù)據(jù)傳輸?shù)拇a,可通過網(wǎng)絡(luò)控制數(shù)碼管時(shí)鐘的時(shí)間和功能。需要注意的是,操作時(shí)需注意電路的安全性和專業(yè)知識(shí)。
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